LAPORAN AKHIR 1 MODUL 2

 

[KEMBALI KE MENU SEBELUMNYA]

 

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Percobaan

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Prosedur Percobaan [Kembali]

 

 

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

e. IC 7408 (JK filp flop)

Gambar 3. IC 74LS112

f. IC 7404

Gambar 4. IC 7404

g. IC 7432

Gambar 5. IC 7432

h. Switch (SW-SPDT)

Gambar 7. Switch

i. Logicprobe atau LED

Gambar 8. Logic Probe

 

 

3. Rangkaian Percobaan [Kembali]

 

 

 

 

4. Prinsip Kerja [Kembali]

Pada Percobaan 1, yang pertama dengan kondisi B0=0,B1=1,B2=don't care, B3=don't care, B4=don't care, B5=don't care, B6=don't care. Dimana output pada J-K FLIP FLOP Q=0 dan Q'=1 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Kedua dengan kondisi B0=1,B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, B6=don't care. Dimana output pada J-K FLIP FLOP Q=1 dan Q'=0 dan D FLIP FLOP Q=1 dan Q'=0. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Ketiga dengan kondisi B0=0,B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, B6=don't care. Dimana output pada J-K FLIP FLOP Q=1 dan Q'=1 dan D FLIP FLOP Q=1 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Keempat dengan kondisi B0=1,B1=1,B2=0, B3=clock, B4=0, B5=0, B6=rise time. Dimana output pada J-K FLIP FLOP Q=0 dan Q'=1 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Kelima dengan kondisi B0=1,B1=1,B2=0, B3=clock, B4=1, B5=1, B6=fall time. Dimana output pada J-K FLIP FLOP Q=0 dan Q'=1 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Keenam dengan kondisi B0=1,B1=1,B2=1, B3=clock, B4=0, B5=don't care, B6=0. Dimana output pada J-K FLIP FLOP Q=1 dan Q'=0 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Ketujuh dengan kondisi B0=1,B1=1,B2=1, B3=clock, B4=1, B5= - B6= -. Dimana output pada J-K FLIP FLOP Q=1 dan Q'=0. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP.

 

5. Video [Kembali]

 

6. Analisa  [Kembali]

Percobaan 1

1. Bagaimana jika B0 dan B1 sama-sama diberi logika 0, apa yang terjadi pada rangkaian

jawab:

Ketika B0 dan B1 diberi logika nol, maka nilai R-S juga 00, seharusnya pada Q dan Q' outputnya tetap. Tapi karena ada inverter sebelum masuk ke kaki R-S menyebabkan active low dan output menjadi 1 1.

2. Bagaimana jika B3 diputuskan apa yang akan terjadi pada rangkaian?

jawab:

Ketika B3 diputus maka tidak akan ada perubahan yang terjadi pada output karena clock tidak mempengaruhi output dari J-K.

3. Jelaskan apa yang dimaksud kondisi togel, kondisi not change, dan kondisi terlarang pada flip flop ?

jawab:

Kondisi toggle: ketika J=1  dan K = 1 sehingga outputnya akan berkebalikan seperti Q=0, dan Q'= 1 

Not change : ketika output dan input nilainya tetap dan tidak berubah 

Kondisi terlarang:  ketika input R-S 11 yang menyebabkan output 0 0

 
7. Link Download [Kembali]

 

    Link download rangkaian LA 1 [disini]

    Link download rangkaian video LA 1 [disini]

    Link download datasheet rangkaian LA 1 [disini]

    Link download HTML LA 1 [disini]