LAPORAN AKHIR 1 MODUL 3

 

[KEMBALI KE MENU SEBELUMNYA]

 

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Percobaan

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Prosedur Percobaan [Kembali]

 

 

2. Alat dan Bahan [Kembali]

a. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

e. IC 74LS112 

74LS112 dual JK flip-flop menampilkan J, K, clock, dan set asinkron individual serta input yang jelas ke setiap flip-flop. Ini berisi dua flip-flop JK independen yang dipicu oleh tepi negatif dengan JK individual, jam, dan input langsung yang jelas. IC 74LS112 memiliki rentang tegangan kerja yang luas, rentang kondisi kerja yang luas, dan secara langsung berinteraksi dengan CMOS, NMOS, dan TTL. Output dari IC selalu datang dalam TTL yang membuatnya mudah untuk bekerja dengan perangkat TTL lain dan mikrokontroler.

f. Switch (SW-SPDT)

Gambar 7. Switch

g. Logicprobe atau LED

Gambar 8. Logic Probe

 

 

3. Rangkaian Percobaan [Kembali]

 

4. Prinsip Kerja [Kembali]

Untuk prinsip kerja rangkaian counter asyncronous 4 bit dengan 4 J-K flip-flop. Pertama arus mengalir dari vcc menuju switch SPDT berlogika 1 lalu juga mengalir pada input J-K flip-flop yang pertama, yang mana arus SPDT juga juga akan mengalir menuju input R-S pada setiap flip-flop dan input J-K setiap flip-flop berikutnya. Lalu pada input CLK akan dialiri arus dari vcc juga, dan untuk input CLK setiap flip-flop setelah flip-flop pertama dihubungkan dengan input Q atau pun Q' flip-flop sebelumnya yang menyebabkan perubahan output logic probe pada setiap putaran. Dimana untuk CLK yang terhubung dengan Q maka akan terangkai counter up dan output logic probe berubah dari nilai minimum hingga nilai maksimal(0-1) dan untuk CLK yang terhubung dengan Q' maka akan terangkai counter down dan output logic probe berubah dari nilai maksimal hingga minimum(1-0).

Pada rangkaian ini menggunakan prinsip fall time yaitu ketika switch pindah dari 1-0 output muncul bergiliran dengan adanya delay. 

5. Video [Kembali]

6. Analisa  [Kembali]

Percobaan 1

1.     1. Analisa output percobaan berdasarkan IC yang digunakan?

Jawab:

Pada percobaan ini menggunakan IC 74LS112. Output akan berubah ketika fall time ketika CLK berubah dari 1 ke 0 karena ini merupakan IC JK flip flop, maka untuk outputnya akan berubah bergiliran dari 0-F karena hasilnya dari minimum hingga maksimum maka ini counter up.

2.     2. Analisa sinyal output yang dikeluarkan jika flip-flop kedua dan ketiga?

Jawab:

Pada JK flip-flop kedua, input berlogika 1 dan clock dihubungkan flip flop sebelumnya yaitu 1. Pada JK flip-flop ketiga dihubungkan ke JK flip-flop 2 dikarenakan output JK flip-flop 2 tergantung output JK flip flop 1 dan output JK flip-flop 3 tergantung output JK flip flop 2. Maka akan terdapat delay ketika proses keluaran. Output JK flip-flop kedua  akan berubah ketika JK flip flop 1 berubah dari satu ke nol begitu juga dari jika ketika akan berubah ketika jika 2 berubah dari satu ke nol yaitu ketika fall time.

 
7. Link Download [Kembali]

 

    Link download rangkaian LA 1 [disini]

    Link download rangkaian video LA 1 [disini]

    Link download datasheet rangkaian LA 1 [disini]

    Link download HTML LA 1 [disini]